具有应变沟道的互补式金属氧化物半导体及其制作方法
2020-01-14

具有应变沟道的互补式金属氧化物半导体及其制作方法

本发明揭示一种具有应变沟道的互补式金属氧化物半导体,主要是包括:一半导体基底、设置于上述半导体基底内的多个沟槽隔离区、氮化物衬垫层、一离子注入氮化物衬垫层、一N型沟道晶体管以及一P型沟道晶体管。其中,相邻两沟槽隔离区之间各定义出一有源区,有源区包括一N型有源区与一P型有源区。另外,氮化物衬垫层,保行性设置于上述N型有源区两侧的上述沟槽隔离区与上述半导体基底之间。再者,离子注入氮化物衬垫层,保行性设置于上述P型有源区两侧的沟槽隔离区与半导体基底之间。并且,N型沟道晶体管,设置于N型有源区上方。以及,P型沟道晶体管,设置于P型有源区上方。

附图说明

其中,沟槽隔离区204a、204b设置于半导体基底200内,且相邻两沟槽隔离区204a、204b之间各定义出一有源区,而有源区包括一N型有源区(n-井)与一P型有源区(p-井)。沟槽隔离区204a、204b内填满隔离氧化物212。

接着,请再参照图1D,形成一离子注入掩膜110于整个N型有源区(n-井)上方,其材质例如为光阻(photoresist)。然后,以离子注入掩膜110为遮蔽,实施一离子注入程序S100于P型有源区(p-井)两侧的氮化物衬垫层108内,也就是沟槽104b中的氮化物衬垫层108内。离子注入程序S100可以为传统的束线离子注入程序(beam-line ion implantationprocess),也可以是电浆入浸离子注入(plasma immersion ionimplantation;PIII),或是任何其它习知的离子注入程序,离子注入S100可包括:硅(Si)离子、氮(N)离子、氦(He)离子、氖(Ne)离子、氩(Ar)、氙(Xe)或锗离子,其剂量约为每平方公分下1E13-1E16个离子量,施加能量约为10eV-100keV。氮化物衬垫层108被施加离子注入之后会增加其内部的缺陷,使得不仅其本身的应力会降低,更可使后续填充于沟槽的隔离物容易扩散,进而造成体积膨胀,以至于对P型有源区(p-井)的半导体基底100表层(即沟道区)形成一压缩应力。

附图说明

利用应变引发的能带结构变型来增加载子的迁移率,以增加场效晶体管的趋动电流,可改善场效晶体管组件的效能,且此种方法已被应用于各种组件中。这些组件的硅沟道是处于双轴拉伸应变的情况。

再者,离子注入氮化物衬垫层108a保行性设置于P型有源区(p-井)两侧的沟槽隔离区104a与半导体基底100之间。离子注入氮化物衬垫层108a内具有缺陷,有利于后续填充于浅沟槽隔离区的氧化物扩散,造成体积膨胀,以于P型晶体管116的半导体基底100沟道区形成一压缩应力。

接着,请再参照图3D,进行形成氮化物衬垫层308步骤S300。此步骤是本发明的实施例3的结构的制作方法中与前述实施例4主要差异的步骤。先形成一掩膜311于整个P型有源区(p-井)上方,例如以适当的化学气相沉积法(chemical vapor deposition;CVD)、含氮离子注入法或是在含氮气氛下进行退火,抑或是施以含氮电浆处理,保行性形成一氮化物衬垫层308于N型有源区(n-井)的两侧沟槽304b的氧化物衬垫层306表面,使得氧化物衬垫层306在沟槽304a内夹设于氮化物衬垫层308与半导体基底300之间。氧化物衬垫层306不仅可以增加氮化物衬垫层308的附着力,更可以缓冲以化学气相沉积(CVD)形成氮化物衬垫层308时对半导体基底300所造成的损伤。其中,形成氮化物衬垫层308的反应性气体可包括氨(ammonia)与烷类(silane)。

2.根据本发明的互补式金氧半晶体管(CMOS),以简单的制成方式整合N型沟道晶体管与P型沟道晶体管于同一芯片,分别有适当可提升操作速度的应力。

本发明的主要特征之一是在于N型沟道晶体管两侧的浅沟槽隔离区内保行性形成一氮化物衬垫层,用以阻挡后续填充于浅沟槽隔离区的氧化物扩散,以避免隔离氧化物体积膨胀,并且氮化物衬垫层本身可提供N型晶体管的半导体基底沟道区形成一拉伸应力。另外,将P型沟道晶体管两侧的浅沟槽隔离区内的氮化物衬垫层施以离子注入,以造成氮化物衬垫层内的缺陷形成,有利于后续填充于浅沟槽隔离区的氧化物扩散,以于P型晶体管的半导体基底沟道区形成一压缩应力。

接着,请再参照图1D,形成一离子注入掩膜110于整个N型有源区(n-井)上方,其材质例如为光阻(photoresist)。然后,以离子注入掩膜110为遮蔽,实施一离子注入程序S100于P型有源区(p-井)两侧的氮化物衬垫层108内,也就是沟槽104b中的氮化物衬垫层108内。离子注入程序S100可以为传统的束线离子注入程序(beam-line ion implantationprocess),也可以是电浆入浸离子注入(plasma immersion ionimplantation;PIII),或是任何其它习知的离子注入程序,离子注入S100可包括:硅(Si)离子、氮(N)离子、氦(He)离子、氖(Ne)离子、氩(Ar)、氙(Xe)或锗离子,其剂量约为每平方公分下1E13-1E16个离子量,施加能量约为10eV-100keV。氮化物衬垫层108被施加离子注入之后会增加其内部的缺陷,使得不仅其本身的应力会降低,更可使后续填充于沟槽的隔离物容易扩散,进而造成体积膨胀,以至于对P型有源区(p-井)的半导体基底100表层(即沟道区)形成一压缩应力。

接着,请参照图1G,分别形成一N型沟道晶体管117于N型有源区(n-井)上方以及形成一P型沟道晶体管116于P型有源区(p-井)上方。先于N型有源区(n-井)与P型有源区(p-井)的半导体基底100表面形成栅极介电层114,栅极介电层114例如为氧化硅层,其形成方法例如是利用化学气相沉积法(CVD)、热氧化法(thermal oxidation)、氮化法(nitridation)、溅镀法(sputtering)或是任何习知形成栅极介电层的方法,其材质可包括氧化硅、氮化硅、氮氧化硅,其厚度约为3-100,或是其它高介电常数(high permittivity;high-k)材质,包括:氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅烷化铪(HfSiO4)、硅烷化锆(ZrSiO4)、氧化镧(La2O3)等,其等效氧化物厚度(equivalent oxidethickness;EOT)约为3-100,其中栅极介电层114的材质以氮氧化硅为较佳。然后,再于栅极介电层114表面形成一栅极层115,栅极层115知材质包括:多晶硅、多晶硅锗、金属化合物包含:钼(Mo)、钨(W)或氮化钛(TiN),抑或者是其它导电材质,以多晶硅为较佳。栅极介电层114与栅极层115共同构成一栅极结构116、117。然后再利用一掩膜采用选择性蚀刻,图案化栅极介电层114与栅极层115,以定义出栅极结构116、117的图案。并分别于栅极结构116、117两侧的N型有源区(n-井)与P型有源区(p-井)进行n型和p型离子掺杂,以及于栅极结构116、117的侧壁形成间隙壁118,间隙壁118的材质例如为氮化硅或氧化硅。然后再例如利用离子注入法于间隙壁118外侧的半导体基底100内形成漏极/源极。这些晶体管的制成可以根据任何习知半导体晶体管制造技术加以被制,在此并不加限制与赘述。

如前所述,本发明的结构更包括:一氧化物衬垫层,保行性设置于上述氮化物衬垫层与上述半导体基底之间。